AMD正计划在其下一代Zen 6处理器中引入全新的D2D（Direct-to-Direct）互连技术，以取代现有的SERDES技术。SERDES在CCD芯粒间的互连中存在能耗和延迟问题，尤其是在NPU等新功能加入后，对带宽的需求更为迫切。Strix Halo APU已展现出这一技术变革的初步迹象，通过在芯片下方中介层利用RDL铺设短并行线缆，并结合台积电InFO-oS技术，实现了CPU架构间宽并行端口的通信。这种D2D互连方式显著降低了功耗和延迟，并大幅提升了整体带宽，尽管在设计上增加了复杂性。

🚀 **D2D互连技术取代SERDES：** AMD计划在Zen 6处理器中采用D2D互连技术，以解决现有SERDES技术在CCD芯粒间互连时存在的能耗和延迟问题，满足未来处理器对更高带宽的需求。

💡 **Strix Halo APU的先行实践：** Strix Halo APU已经初步展示了D2D互连技术的应用。通过在芯片下方中介层利用RDL铺设短并行线缆，并结合台积电InFO-oS技术，实现了CPU架构间通过宽并行端口进行通信，移除了传统的SERDES模块。

📉 **显著降低功耗与延迟：** D2D互连技术通过避免串行化和解串行化过程，显著降低了通信的功耗和延迟，为处理器性能的提升奠定了基础。

📈 **大幅提升带宽与效率：** 新的D2D互连方式通过增加CPU架构中的端口数量，实现了整体带宽的大幅提升，能够更有效地连接内存和CCD，支持NPU等新功能的运行。

⚠️ **设计复杂性增加：** 尽管D2D互连技术带来了性能上的优势，但其设计也更加复杂，尤其是在多层RDL的设计以及需要改变布线优先级等方面，对芯片设计提出了新的挑战。

AMD在下一代Zen 6处理器上计划引入全新的D2D互连技术，以取代现有的SERDES，目前这一技术变革已经在Strix Halo APU上初现端倪。AMD自Zen 2以来一直沿用SERDES PHY技术来实现CCD芯粒间的互连，但随着技术的进步和需求的增加，现有的互连方式已经逐渐显得力不从心。

SERDES代表串行器/解串器，主要用于将来自各个CCD的并行流量转换为串行比特流，并在芯片之间传输，随后解串器将串行数据流转换。

这就出现了两个缺点：串行化和解串行化过程需要能耗用于时钟恢复、均衡以及编码/解码；其次，数据流的转换增加了芯片间通信的延迟，这也是现有技术的一个主要缺点。

随着NPU等新功能的加入，AMD需要更稳定、低开销的带宽来连接内存和CCD，在Strix Halo APU中，AMD已经对进行了大改进，这可能预示着Zen 6处理器的未来发展方向。

具体来说，AMD通过RDL（重分布层）在芯片间铺设了许多短而细的并行线缆，这些线缆位于芯片下方的“中介层”中。

通过台积电InFO-oS（集成扇出基板）技术，将线缆铺设在硅芯片和有机基板之间，使得CPU架构能够通过宽并行端口进行通信。

High Yield通过观察Strix Halo的芯片设计发现了这一新方法，Strix Halo的芯片上有一个矩形的小垫片区域，这是InFO-oS的经典表现形式，而原本的大“SERDES”模块已被移除。

这种新的D2D互连方式显著降低了功耗和延迟，因为不再需要串行化和解串行化过程，更重要的是，通过增加CPU架构中的端口数量，整体带宽得到了显著提升。

不过这种方法也带来了设计上的复杂性，尤其是在多层RDL的设计中，以及需要改变布线优先级，因为芯片下方的空间被用于扇出布线。

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