AMD正计划在其下一代Zen 6处理器中引入创新的D2D（Die-to-Die）互连技术，以替代现有的SERDES方案。这项技术已在Strix Halo APU上得到初步验证，并在功耗优化和延迟改进方面展现出显著优势。传统的SERDES技术在数据传输过程中存在能耗开销和通信延迟问题，尤其是在引入NPU等新模块后，对低延迟、高带宽连接的需求日益增长。Strix Halo APU通过台积电的InFO-oS和RDL技术，在中介层布设大量并行导线，实现了宽并行端口通信，移除了SERDES模块，显著降低了功耗和延迟。尽管D2D技术带来了设计复杂性，但业界普遍认为它将成为Zen 6处理器提升能效与性能的关键。

💡AMD正计划在其下一代Zen 6处理器中引入全新的D2D（Die-to-Die）互连技术，旨在取代现有的SERDES（Serializer/Deserializer）方案。这项技术已在Strix Halo APU上得到验证，并带来了显著的功耗优化和延迟改进，预示着未来处理器互连技术的发展方向。

📉传统的SERDES技术在处理高速数据传输时，因其序列化/反序列化过程会增加额外的能耗和通信延迟。随着处理器集成度的提高和NPU等新模块的引入，对更低延迟、更高带宽的互连方式的需求日益迫切，促使AMD寻求更优化的解决方案。

🚀Strix Halo APU采用了台积电的InFO-oS和RDL技术，通过在中介层布设大量细小的并行导线，实现了宽并行端口通信。这种“海量布线”（Sea-of-Wires）的方法移除了SERDES模块，直接实现数据并行传输，从而大幅降低了功耗和延迟，并可通过增加端口数量来扩展带宽。

⚙️尽管D2D互连技术在提升能效和性能方面具有显著优势，但也带来了新的设计挑战，例如多层RDL的工艺难度增加以及布线优先级的重新分配。然而，业界普遍认为，这项创新将为AMD在未来的处理器设计中提供重要的竞争优势。

IT之家 9 月 28 日消息，YouTuber @High Yield 发现，AMD 计划在下一代 Zen 6 处理器中引入全新的 D2D 互连技术，以取代现有的 SERDES 方案。值得一提的是，该技术已在 Strix Halo APU 上得到验证，表现出显著的功耗优化和延迟改进。

从 SERDES 转向“海量布线 / 线海”（Sea-of-Wires）

自 Zen 2 时代起，AMD 一直在使用 SERDES PHY 技术来实现 CCD 芯粒间的高速互连。位于 CCD 边缘的串行器将并行数据转为串行比特流，再跨封装传输至 I/O/SoC 芯片，最后再反向解串。

但从 AMD 这些年推出的产品来看，这一方法存在两大问题：

能耗开销：序列化 / 反序列化需要额外的时钟恢复、均衡以及编解码过程，增加不必要的能耗。

通信延迟：数据流转换带来额外延迟，不利于日益复杂的芯片通信需求。

这种设计在传统处理器架构下尚可接受，但随着 NPU 等新模块的引入，芯片间需要更低延迟、更高带宽的连接方式。

Strix Halo 试水新一代方案

在 Strix Halo APU 上，AMD 通过台积电的 InFO-oS（基于基板的扇出型集成封装）与 RDL（重分布层）技术，引入了新的互连方式：

在芯片与基板之间的中介层布设多条细小的并行导线，实现宽并行端口通信；

移除了传统 SERDES 模块，取而代之的是矩形的微型焊盘阵列，典型的扇出结构特征；

数据无需再经历串行化与反串行化，降低了功耗与延迟，同时可通过增加端口数量来扩展带宽。

面临的挑战

尽管这种“海量布线”（Sea-of-Wires）方法带来明显收益，但也带来新的设计复杂度：

多层 RDL 的工艺难度更高；

布线优先级需重新分配，因为芯片底部区域已被扇出布线占用。

业界预计，Strix Halo 的互连创新将延续到 Zen 6 处理器，为 AMD 在能效与性能平衡上提供新的优势。IT之家后续将保持关注，敬请期待。

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